Technische Daten

Am heutigen Tag stellt Intel nun den Core 2 Duo Prozessor mit Conroe-Kern vor. Des weiteren wird es zukünftig noch eine Mobilausführung mit Merom-Kern und die Serverversion namens Woodcrest geben. Wir beschränken uns bei unseren Ausführungen auf den Conroe, wobei sich die meisten Aussagen auch 1:1 auf die anderen beiden Implementierungen übertragen lassen. Produziert wird der Core 2 Duo wie seine indirekten Vorgänger Core Duo und Pentium D 9xx in 65 nm Strukturgröße, was derzeit die Spitze der Entwicklung darstellt. Veränderung des Produktionsprozesses hat es nicht gegeben, es gelten also immer noch die Aussagen des Pentium Extreme Edition 955 Artikels. Gegenüber dem Core Duo mit Yonah-Kern und 151,6 Millionen Transistoren verfügt der Conroe mit 291 Millionen über deutlich mehr Transistoren. Dies liegt natürlich hauptsächlich in der doppelten Level-2-Cache-Größe des Conroe begründet. Vergleicht man den Allendale-Kern der 2-MByte-Version des Core 2 Duo mit dem Yonah, bleibt trotzdem ein Unterschied von etwa 16 Millionen Transistoren übrig. Diese lassen sich auch relativ leicht erklären, da dem Yonah die EM64T- und SSSE3-Erweiterungen fehlen.

Intel bewirbt die Core-Architektur mit fünf technologischen Schlagwörtern. Was sich im einzelnen dahinter verbirgt, werden wir an dieser Stelle genauer betrachten.

 I. Wide Dynamic Execution

Gegenüber allen bisherigen x86er-Prozessoren kann der Conroe vier, teilweise sogar fünf anstatt drei Instruktionen pro Zyklus abarbeiten. Zustande kommt dies durch die Verwendung von drei einfachen und einer komplexen Decoder-Einheit, die die variablen x86-CISC-Befehle in einfachere RISC-Befehle mit fester Größe umwandeln. Der größte Teil der x86-Befehle wird durch die drei einfachen Decoder-Einheiten in eine RISC-ähnliche Instruktion übersetzt, die auch Mikro-Op genannt wird. Der komplexe Decoder schafft es nun innerhalb eines Zyklus eine lange komplexe x86-Instruktion in bis zu vier Mikro-Ops zu wandeln.

Zusätzlich beherrscht die Core-Architektur ein Feature namens Makro-Op-Fusion. Darunter versteht man nichts anderes, als dass vor dem Dekodieren bereits zwei x86-Instruktion verschmolzen werden und in einem Decoder zu einem Mikro-Op übersetzt werden. Dieser Prozess kann allerdings nur von einer Decoder-Einheit pro Zyklus durchgeführt werden. Nichtsdestotrotz ist es dem Conroe dadurch möglich in einem Zyklus bis zu 5 Befehle abzuarbeiten. Zum Vergleich ein Athlon-64-Kern besitzt drei komplexe Decoder-Einheiten, beherrscht aber keine Makro-Op-Fusion und kann somit nie mehr als 3 Instruktionen pro Zyklus verarbeiten. Damit kommt Intel dem Ziel eines jeden x86-Prozessordesigners statistisch einen Mikro-Op pro x86-Befehl zu erreichen sehr nahe. Darin dürfte der Hauptgrund für die deutlich höhere IPC-Leistung des Conroe liegen.

Weiterhin beherrscht der Conroe natürlich auch die bereits beim Pentium M eingeführte Mikro-Op-Fusion bei der zwei Mikro-Ops, die von der Übersetzung einer x86-Anweisung stammen, parallel verarbeitet werden können. Ebenfalls enthalten ist der "Extended Stack Pointer Tracker". Dabei werden die Stapelspeicher-Register durch spezielle Schaltungen aktualisiert.

 II. Advanced Digital Media Boost

Unter dieser Bezeichnung verstecken sich die drei leistungsfähigen 128-Bit SSE-Einheiten, die es erstmals erlauben eine 128-bit-Berechnung in einem Zyklus durchzuführen. Bisherige Prozessoren benötigten dafür immer eine Aufteilung auf 2 Zyklen zu je 64 Bit. In den Dokumenten von Intel ist ein Beispiel für die SSE-Leistungsfähigkeit des Conroe angegeben So soll er in einem Schritt eine volle 128-Bit-Multiplikation, eine volle 128-Bit-Addition, einen vollen 128-Bit-Ladevorgang, einen vollen 128-Bit-Speichervorgang und einen Makro-Op-fusionierten CMPJCC (Vergleich & Sprung nach Bedingung) durchführen können. Zusammengefasst sind das sechs Befehle, die er pro Zyklus abarbeiten kann. Bei Multimedia-Anwendungen, die SSE-Erweiterungen nutzen, dürfte der Conroe sein großes Leistungspotential demonstrieren.

 III. Smart Memory Access

Darunter verbergen sich zwei Technologien, die die Speicherzugriffe optimieren. Beim "Memory Disambiguation" prüft der Prozessor ob nicht Ladevorgänge unabhängig von vorhergehenden Schreibvorgängen sind und somit vorgezogen werden können. Dadurch können unnötige Wartezyklen eingespart werden, was einen effizienteren Speicherzugriff ermöglicht. Beim zweiten Punkt handelt es sich um eine verbesserte Sprungvorhersage (Prefetcher). Da der Speicher heutzutage wesentlich langsamer Daten liefert, als der Prozessor verarbeiten kann ist es wichtig, zukünftig benötigte Daten bereits aus dem Speicher anzufordern, damit bei der eigentlichen Verarbeitung keine Wartezyklen auftreten. Der Conroe verfügt über 8 Prefetcher, wobei zwei Daten- und einen Befehls-Prefetcher pro Kern und zwei Prefetcher im Level-2-Cache vorhanden sind.