Intel D955XBK und Intel D945GTP [Intel 955X und 945 Express Chipset Familie]

Die Intel 955X und 945 Express Chipset Familie (Fortsetzung)

 I. Northbridge (G)MCH

Beide neue Chipsätze haben als gemeinsame Basis den 915/925 Express Chipsatz. Die Kommunikation mit dem Prozessor erfolgt nach wie vor über den FSB533/800/1066, allerdings wurden Veränderungen im Busprotokoll implementiert, so dass die ebenfalls neu vorgestellten Dual-Core Prozessoren Pentium D (945G/P) bzw. Pentium D und Pentium Extreme Edition (955X), die gemeinsam auf den Front Side Bus zugreifen, unterstützt werden. Natürlich können aber auch alle bisherigen Intel-Prozessoren für den Sockel 775 eingesetzt werden. Für die nähere Zukunft sind allerdings keine Dual Core CPUs mit FSB1066 zu erwarten, so dass das Feature "FSB1066" wohl meist brach liegen wird – außer man investiert viel Geld in einen eher wenig marktrelevanten Pentium 4 Extrem Edition.

Der Speichercontroller wurde beschleunigt und unterstützt statt bislang DDR2-533 nun DDR2-667. Intel schließt damit wieder zur Konkurrenz nForce4 SLI IE aus dem Hause NVIDIA auf. Im DualChannel-Modus steht somit bis zu 10.7 GB/s an Bandbreite zur Verfügung – ein Vielfaches der des Frontsidebus.

Bandbreite DDR2-533
266 MHz Speichertakt * 128 bit (Dual Channel) * 2 (DDR2) Datenpakete pro Takt = 68096 MBit/s = 8512 MB/s
Bandbreite DDR2-667
333 MHz Speichertakt * 128 bit (Dual Channel) * 2 (DDR2) Datenpakete pro Takt = 85248 MBit/s = 10656 MB/s

Bandbreite FSB800
200 MHz FSB * 64 bit * 4 (QDR) Datenpakete pro Takt = 51200 MBit/s = 6400 MB/s
Bandbreite FSB1066
266 MHz FSB * 64 bit * 4 (QDR) Datenpakete pro Takt = 68096 MBit/s = 8512 MB/s

Wie man erkennt, ist für den FSB800 bereits bei der Nutzung von DDR2-533 im Zweikanalbetrieb ein Bandbreitenüberhang vorhanden, so dass auftretender Verwaltungs-Overhead keine Einbußen beim Speicherzugriff bewirkt. Nur beim seltener anzutreffenden FSB1066 könnte also DDR2-667 den Gleichstand zwischen FSB- und Speicherbandbreite wieder durchbrechen und ein paar Extra-Prozente Performance hervorrufen. Unabhängig davon könnte aber die integrierte Grafik des 945G-Chipsatzes, die ja ebenfalls auf den Hauptspeicher zugreifen will, davon profitieren. Es lassen sich auf 256MBit-, 512MBit- oder 1GBit-Chips basierende DIMMs in x8 bzw. x16 Konfiguration einsetzen. Gemäß den Spezifikationen werden vier Speicherbänke bis 512MBit und acht bei 1GBit-Adressierung unterstützt.

Wie inzwischen schon fast traditionell hat Intel natürlich seiner "High-End"-Variante des Chipsatz marketingträchtige Optimierungen am Speicherinterface angedeihen lassen. So unterstützt der 955X bis zu 8GB Hauptspeicher, die Varianten des 945 lediglich bis zu 4GB. Dazu kommt beim 955X die Unterstützung von ECC. Durch die Erweiterung des Adressraumes ist es dem 955X nun möglich, in den Speicherbereich eingeblendete I/O-Bereiche, wie z.B. Bereiche des BIOS oder Teile des APIC, wieder einzublenden.

Bislang war selbst bei einer Bestückung mit vollen 4GB, die die Chipsätze bis hin zum 945P/G und 32bit-CPUs unterstützen, das runde halbe Gigabyte am oberen Ende verloren, da sich der physikalische Adressraum dieses Bereiches mit den logischen Adressen der dargestellten I/O-Devices überschneidet. Für das Betriebssystem waren damit also nur 3.5GB Arbeistsspeicher zu erkennen und zu nutzen. Der 955X kann nun den durch die Überschneidung "verlorenen" physikalischen Speicher oberhalb der 4GB-Grenze wieder einblenden und dem System damit auch bei 4GB und mehr den vollen Arbeitsspeicher zur Verfügung zu stellen.

Weitere Unterscheidungsmerkmale finden sich in Details, wie der Datenfluß zum Speicher beschleunigt wird. Das Marketing nennt es diesmal "Intel Memory Pipeline Technology (IMPT)". Zum einen findet sich hier eine "Optimierung des Datenpfads" zwischen CPU und Speicher. Wie schon zu Zeiten von PAT lässt sich Intel hier keine tiefgründigen technischen Details entlocken. Hier soll die Kommunikation über den FSB und den Speicherbus über den "optimierten Pfad" schneller vonstatten gehen. Betrachtet man die Tatsache, dass FSB und Speicherbus in den meisten Fällen wohl asynchron, also mit unterschiedlichen Taktraten arbeiten, müssen die Datenströme also unterschiedliche Clock Domains durchlaufen, wobei sich eine gute Synchronisierung positiv auf den Datenstrom auswirkt. Für uns klingt diese Optimierung stark nach der "QuickSync" genannten Technik aus NVIDIAs nForce4 SLI IE.

Zum Zweiten kann der 955X auch wieder, wie schon der 925X Wartungsbefehle (z.B. Refresh) statt in festen Rastern auch dann einfügen, wenn gerade eine Lücke im Datenstrom vorliegt, so dass Beeinträchtigungen minimiert werden.