Die 915/925 Chipsätze: Die Unterschiede (Fortsetzung)
II. "Performance Enhancements" im 925X
Das neue Top Range Modell 925X kann prinzipiell alles, was auch der kleinere 915P kann. Allerdings wurde hier nur DDR2 validiert, ein Betrieb mit herkömmlichem DDR ist nicht vorgesehen. Wir gehen trotzdem davon aus, dass es funktionieren würde, doch der Sinn davon wäre wohl fraglich. Auch bei der Prozessorunterstützung beschränkt sich Intel offiziell auf Pentium 4 und Pentium 4EE mit FSB800, Celerons mit FSB533 bleiben außen vor, obwohl die wenig sinnvolle Kombination von 925X und Celeron sicher funktionieren würde.
Aber irgendetwas muss den nicht unerheblichen Aufpreis für 925X ja rechtfertigen. Daher gibt es natürlich auch Features darin, die der 915P nicht bietet. Zum einen ist hier die prinzipielle Unterstützung von ECC bei entsprechenden Speicherriegeln zu nennen. Prinzipiell daher, weil bei der derzeitig verfügbaren Chipsatzrevision dieses Feature nicht verfügbar ist. Anscheinend gibt es hier Probleme, die ein Nachsitzen notwendig machen, aber den Chipsatz als solchen nicht in seiner Funktion beeinträchtigen. Fakt ist aber, dass die ECC-Funktionalität in den derzeitigen Chipsatzrevisionen des 925X deaktiviert ist.
Wie beim Gespann 875P/865PE gibt es auch beim i925X eine Speicherzugriffsoptimierung, die sich leistungssteigernd auswirken soll. Zwar ist das PAT des 875P, das aus unserer Sicht nichts anderes war als die DRAM Command Rate, nicht übernommen worden oder zumindest nicht mehr als Feature deklariert. Doch Intel hat sich neue Dinge ausgedacht, die einen Leistungsunterschied zwischen dem HighEnd Produkt 925X und den kleineren 915 Plattformen bringen sollen.
Zum einen ist hier ein optimiertes Vorgehen beim Anordnen der gespeicherten Daten zu nennen. So soll der Speichercontroller die geschriebenen Daten auch nachträglich für schnelleren Zugriff umsortieren können, um damit Zeit beim Zugriff zu sparen. Detaillierte technische Informationen zur Funktionsweise erhielten wir (wie auch schon zu PAT-Zeiten) natürlich nicht. Trotzdem ist eine solche Maßnahme bei Kenntnis der Problematik mit hohen Latenzen bei DDR2 auch als bitter nötig zu bezeichnen.
Der zweite Effekt besteht in einer flexiblen Handhabung der Wartungsbefehle wie z.B. Speicherrefresh. Normalerweise werden diese Kommandos nach einem festen Zeitraster durchgeführt, indem nacheinander reihen- oder zeilenweise dieser Refresh durchgeführt wird. Der Speichercontroller des 925X nimmt nun aber eine Analyse der Datenströme in den MCH vor und fügt entsprechende Kommandos in den Datenstrom ein, wenn sich gerade eine Lücke im Datenstrom ergibt. Er zieht den Refresh also vor oder verzögert ihn ein paar Takte. Doch scheint dieses Vorgehen nicht ungewöhnlich und schon seit langem bekannt zu sein, wie uns aus Kreisen der Speicherhersteller gesagt wurde. Doch werde diese technische Maßnahme mit zunehmender Speicherdichte immer wichtiger, da der Aufwand für den Refresh der Speichermatrix mit der Speichermenge anwächst.
