Der taiwanesische Hersteller Taiwan Semiconductor Manufacturing Company, Ltd. (TSMC), seines Zeichens einer der wichtigsten Auftragsfertiger für fabless operierende Halbleiterhersteller, kündigte heute in Hsinchu, Taiwan, den nach eigenen Angaben ersten 40 nm Produktionsprozess der Halbleiterindustrie an.

In der Technologie, die noch einmal 12% geringere Linienbreiten als im langsam zum Standard werdenden 45 nm-Prozess vorsieht, beträgt die Fläche einer Standard SRAM-Zelle nur mehr 0,242 µm². TSMC unterscheidet zwei Einsatzbereiche, nämlich "performance-driven general purpose (40G)" für z.B. GPUs, CPUs, Netzwerk- und FPGA-Designs und "power-efficient low power (40LP)" für tragbare bzw. batteriebetriebene Geräte. Eine Aufspaltung in diese beiden Bereiche ist in der Industrie üblich, da sie unvereinbare Ziele haben, die sich in der Fertigung z.B. in der Dicke des Gateoxids bei Transistoren unterscheiden. Entsprechende Designpackages inkl. EDA Werkzeugen und SPICE-Modellen stehen den Kunden zur Verfügung. Erste produzierte Wafer sollen noch im zweiten Quartal 2008 die Fabrikhallen verlassen.

TSMC verspricht beim 40 nm-Prozess, der die 2,35-fache Packungsdichte in der Fläche gegenüber dem 65 nm-Prozess hat, eine Energieeinsparung von 15% im active state gegenüber dem 45 nm-Prozess. Für die Kunden bietet TSMC an in 45 nm begonnene Designs für 40 nm-Fertigung zu adaptieren, um von den Vorteilen der beiden Varianten des 40 nm-Prozesses zu profitieren.

Technologieseitig meldet TSMC weiterhin mit 193 nm ArF-Laser im Immersionslithographieverfahren zu arbeiten. Als Dielektrikum zwischen den Metallisierungsebenen kommt ein nicht näher ausgeführtes "Extreme low-k" Material zum Einsatz. Es ist allerdings anzunehmen, dass es sich um eine Weiterentwicklung des schon länger bei TSMC genutzten kohlenstoffdotierten CVD-Oxids handelt. Passend zu den Ankündigungen auch bei 32 nm noch ohne high-k und Metal-Gate auskommen zu können, besteht der Gatestack in der 40 nm-Technologie noch auch aus konventionellem thermischen Oxid und Poly-Silizium.

Allerdings bietet TSMC weiterhin die Option des "low-power triple gate oxide" (LPG) in den Bibliotheken für Logik-Chips. Damit lassen sich auf einem Wafer Transistoren mit drei unterschiedlich dicken Gate-Oxiden fertigen, die die diametralen Anforderungen aus Geschwindigkeit und Leckstrom für einzelne Schaltungssegmente erfüllen sollen. Sowohl die 40G- als auch die 40LP-Variante bieten die Möglichkeit Transistoren mit unterschiedlichen Einsatzspannungen (multiple Vt) für weitere Differenzierung in Hinblick auf Geschwindigkeit oder Leckstrom und mit 1,8 V oder 2,5 V I/O-Spannung zu betreiben.

Die Produktion startet im 300 mm-Werk Fab 12 und wird bei steigendem Bedarf auf die Fab 14 transferiert.

[tm]