Im Rahmen einer Telefonkonferenz gab Intel heute eine Reihe von Informationen zu noch in diesem Jahr kommenden 45 nm Prozessoren sowie zur neuen Nehalem-Architektur bekannt. Während sich zum großen Teil lediglich die Wiederholung bereits bekannter Fakten fand, gab es doch ein paar Neuigkeiten.

Intel gab einen Überblick über das technisch Machbare. Als Beispiel führte man dazu den Itanium-Core mit Codenamen Tukwila an, der mit 30 MB Cache und 2 Milliarden Transistoren sicher keine Ausbeuterekorde in der Fertigung erzielt, aber man setzt die Hoffnungen darauf, dass er das Milliardengrab Itanium im zweiten Halbjahr endlich voranbringt.

Mit darauf findet sich dann auch das QuickPath interconnect genannte Interface zwischen Chipsatz und CPU, das den Front Side Bus ablöst. Dieses gibt es noch nicht in den 6-Core Xeons mit Codenamen Dunnington, über den wir neulich bereits berichteten. Der monolithisch gefertigte Xeon MP mit sechs Kernen besteht mit 1,9 Milliarden Transistoren im 45 nm-Prozess aus kaum weniger als Tukwila, hat 16 MB L3-Cache und ist in drei Dual-Core-Bereiche mit jeweils gemeinsam genutztem L2-Cache unterteilt. Er ist kompatibel zur aktuellen Caneland-Plattform. Verfügbar werden die noch zur Core-Architektur zählenden Nachfolger der Xeon 7300 im 2. Halbjahr 2008.

Gerade noch rechtzeitig zur "Tick-Tock"-Strategie mit abwechselndem Shrink und neuer Architektur im Jahrestakt kommt im vierten Quartal die Nehalem-Architektur. Mit Intels Angaben bestätigen sich weitgehend frühere Informationen. Die logischerweise in 45 nm gefertigten Prozessoren enthalten einen DDR3-Speichercontroller und das Quick Path interconnect Interface. Im Serverbereich werden die CPUs zwei QPIs (zur Kommunikation mit Chipsatz und anderen CPUs) haben, im Desktop-Segment nur einen (AMD hält dies genauso mit HyperTransport). Die Prozessoren sollen dabei drei unabhängige Speicherkanäle mit jeweils drei Speicherriegel (bis zu DDR3-1333, gepuffert und ungepuffert) ansteuern können. Als Zwischenspeicher dient ein 8 MB großer L3-Cache, der von allen Kernen genutzt wird und "inklusiv" arbeitet, also Kopien der Inhalte der lokalen L1 (32 kB Instruction und 32 kB Daten)- und L2-Caches (256 kB pro Kern) hält. Intel kündigte Varianten von zwei bis acht Kernen an, die jeweils mit zweifach-Multithreading (ähnlich Hyperthreading) arbeiten und die sich mit Cachegrößen, Grafikeinheiten, Cores usw. modular zu einzelnen Produkten zusammensetzen lassen können sollen, was Intel den Weg zu einer großen Produktvielfalt ebnet. Hoffentlich behält der Kunde die Übersicht.

Nach einem Shrink auf 32 nm steht dann "2009-10" mit Sandy Bridge die nächste Architekturstufe vor der Tür. Hier hält sich Intel erwartungsgemäß noch bedeckt. Hauptinformation war, dass die "Advanced Vector Extensions" (AVX) der nächste Schritt bei den Befehlssatzerweiterungen nach SSE sein werden. Sie sind 256 Bit breit (SSE: 128 Bit) und sollen Floatingpoint-Operationen auf "bis zu" Faktor 2 beschleunigen. Über "Enhanced Data Rearrangement" sollen zudem benötigte Daten schneller bereitgestellt werden können und drei Operanden in der Syntax zugelassen werden.

[tm]